7．建立/保持时间触发

在很多数字的同步逻辑电路中，会用一个时钟信号对数据信号进行锁存。如果要得到稳定的逻辑状态，对于采样时钟和信号间的时序关系是有要求的。如果时钟的有效边沿正好对应到数据的跳变区域附近，就可能会采样到不可靠的逻辑状态。数字电路要得到稳定的逻辑状态，通常都要求在采样时钟有效边沿到来时被采信号已经提前建立一个新的逻辑状态，这个提前的时间通常称为建立时间（Setup Time）；同样地，在采样时钟的有效边沿到来后，被采的信号还需要保持在这个逻辑状态一定时间以保证采样数据的稳定，这个时间通常称为保持时间（Hold Time）。如图7.13所示是一个典型的D触发器对建立和保持时间的要求。Data信号在CLK信号的有效边沿到来ts前必须建立稳定的逻辑状态，在CLK有效边沿后还要保持当前逻辑状态至少th这么久，否则有可能造成数据采样的错误。

在图7.14的例子中，通过时钟信号触发对数据信号进行叠加做眼图测试，通过眼图和时钟的相对关系发现信号的保持时间比较充裕，而建立时间比较紧张，于是可以设置建立、保持时间触发捕获时序不满足要求的信号波形。

因此，如果数据信号和时钟信号间的建立/保持时间小于芯片的最基本要求，在数据采样和传输时就可能会产生错误。图7.15是通过建立/保持时间的触发设置捕获建立或保持时间小于5ns的情况。

图7.16是通过建立/保持时间触发设置捕获到的建立时间违规的波形。通过测量看到信号的实际建立时间仅为4.5ns左右，小于5ns的要求。